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產(chǎn)品型號
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40G UDP/IP 協(xié)議棧 FPGA IP Core 核 萬兆以太網(wǎng)絡(luò)加速 AXI4-Stream MAC+PCS/PMA
NVMe SPCIe FPGA IP Core SSD M.2 AMD PCI Express 軟 IP 核 AXI4 存儲加速
NVMe AXI Stream/Master FULL FPGA IP Core SSD M.2 PCIe1.4 AXI4 存儲加速
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10G TCP/IP 協(xié)議棧 FPGA IP Core 核 萬兆以太網(wǎng)絡(luò)加速 AXI4-Stream MAC+PCS/PMA
ISP FPGA 圖像信號處理 IP Core
NVMe AXI FPGA IP Core 通過 AXI4 總線協(xié)議標(biāo)準(zhǔn)接口進(jìn)行交互并且內(nèi)部實(shí)現(xiàn) PCIe Bridge，支持 AXI Master FULL 和 AXI Stream 兩個(gè)版本；通過 RC/RQ/CC/CQ AXI Stream 接口與 AMD Devices PCI Express IP 集成內(nèi)核進(jìn)行交互，實(shí)現(xiàn)不依靠 CPU 對外部存儲器 NVMe M.2 SSD 進(jìn)行讀寫，兼容 NVM Express 1.4 協(xié)議，支持 PCIe Gen 1.0，2.0，3.0，4.0。
NVMe AXI FPGA IP Core 支持 AMD/Xilinx Zynq UltraScale+ RFSoC, Zynq UltraScale+ MPSoC, Virtex UltraScale+, Kintex UltraScale+, Artix UltraScale+, Virtex UltraScale, Kintex UltraScale, Virtex 7 系列 FPGA 器件，為您提供低 FPGA 資源占用、快速可靠、更低成本、高讀/寫帶寬和性能可擴(kuò)展的解決方案，顯著縮短上市時(shí)間，滿足嵌入式系統(tǒng)對使用 SSD 的需求。適用于高帶寬讀寫、高速數(shù)據(jù)存儲、高擴(kuò)展的場景，如數(shù)據(jù)中心及云計(jì)算存儲、邊緣計(jì)算、AI智能、企業(yè)存儲、高速模擬數(shù)字信號數(shù)據(jù)采集存儲 、航空航天數(shù)據(jù)采集存儲、自動駕駛車輛采集數(shù)據(jù)記錄和回放、汽車/醫(yī)療/工業(yè)測試設(shè)備、高速雷達(dá)/攝像頭數(shù)據(jù)采集存儲、以太網(wǎng) TCP/UDP 網(wǎng)絡(luò)數(shù)據(jù)包捕獲等領(lǐng)域。
通過 AMD Devices PCI Express IP 內(nèi)核讀寫 NVMe M.2 SSD
高帶寬，擴(kuò)展性強(qiáng)，滿足嵌入式系統(tǒng)對 SSD 使用需求
支持 AXI FULL 和 AXI Master Stream 兩個(gè)版本，適合多種應(yīng)用場景
使用 AMD PCIe IP 硬核模塊，支持 PCIe Gen 1.0，2.0，3.0，4.0
基于 PCIe Gen3 X4 讀寫速率均可達(dá)到 3000MB/s
支持最大每個(gè)隊(duì)列 65535 I/O 命令
Verilog 代碼解決方案
開發(fā)工具
NVMe AXI IP Core 通過 AXI4 總線協(xié)議標(biāo)準(zhǔn)接口進(jìn)行交互并且內(nèi)部實(shí)現(xiàn)了 PCIe Bridge，通過 RC/RQ/CC/CQ AXI Stream 接口與 AMD UltraScale+ Devices Integrated Block for PCIExpress IP 進(jìn)行交互，實(shí)現(xiàn)不依靠 CPU 對外部存儲器 NVMe M.2 SSD 進(jìn)行讀寫。
有關(guān) AMD UltraScale+ Devices Integrated Block for PCIExpress IP 的詳細(xì)信息參照 PG213 文檔
AXI 讀寫：時(shí)鐘信號有效并且復(fù)位信號拉低，NVMe AXI IP Core 開始進(jìn)行自動初始化，初始化完成鏈路打通后，用戶的數(shù)據(jù)流通過 AXI Interconnect IP 寫入到 NVMe AXI IP Core 的 AXI Master FULL 接口中進(jìn)行 NVMe 協(xié)議的隊(duì)列管理門鈴邏輯交互，并組成 TLP 層 PCIe 包通過 RC/RQ/CC/CQ AXI Stream 接口與 AMD UltraScale+ Devices Integrated Block for PCIExpress IP 進(jìn)行連接并輸出數(shù)據(jù)到 NVMe SSD 進(jìn)行存儲。NVMe AXI IP Core 通過 RC/RQ/CC/CQ AXI Stream 接口從 NVMe SSD 中讀出數(shù)據(jù)并通過 AXI Master FULL 接口連接 AXI Interconnect IP 輸出給任意 AXI4 標(biāo)準(zhǔn)總線的 IP 進(jìn)行用戶邏輯實(shí)現(xiàn)。
NVMe AXI FULL IP 版本框圖
AXI Stream 讀寫：時(shí)鐘信號有效并且復(fù)位信號拉低，NVMe AXI IP Core 開始進(jìn)行自動初始化，初始化完成鏈路打通后，用戶的數(shù)據(jù)流通過 AXI Stream 接口寫入到 NVMe AXI IP Core 中進(jìn)行 NVMe 協(xié)議的隊(duì)列管理門鈴邏輯交互，并組成 TLP 層 PCIe 包通過 RC/RQ/CC/CQ AXI Stream 接口與 AMD UltraScale+ Devices Integrated Block for PCIExpress IP 進(jìn)行連接并輸出數(shù)據(jù)到 NVMe SSD 進(jìn)行存儲。NVMe AXI IP Core 通過 RC/RQ/CC/CQ AXI Stream 接口從 NVMe SSD 中讀出數(shù)據(jù)，通過 AXI Stream 接口輸出給 video out IP 連接視頻接口進(jìn)行輸出顯示。
NVMe AXI Stream IP 版本框圖
設(shè)計(jì)語言
Verilog
開發(fā)工具
Vivado 2020.1
支持器件
AMD Virtex 7系列
AMD Virtex Ultrascale/Kintex UltraScale 系列
AMD Virtex Ultrascale+/Kintex UltraScale+/Artix UltraScale+ 系列
AMD Zynq UltraScale+ MPSoC/Zynq UltraScale+ RFSoC 系列
IP 資源消耗評估采用 AMD Zynq UltraScale+ MPSoC 系列 FPGA 開發(fā)板，提供了一個(gè)功能齊全的設(shè)計(jì)平臺，用于構(gòu)建數(shù)據(jù)存儲加速應(yīng)用。Zynq UltraScale+ MPSoC XCZU19EG 開發(fā)板提供了一個(gè)帶有參考設(shè)計(jì)的開箱即用型硬件平臺，可縮短開發(fā)時(shí)間，讓您專注于目標(biāo)應(yīng)用。
器件系列
Zynq UltraScale+ MPSoC
芯片型號
XCZU19EG-FFVC1760-2-I
頻率 (MHz)
250
CLB Regs
8286
CLB LUTs
8459
CLB
1741
BRAM Tile
5
Design Tools
Vivado 2020.1
注：IP 實(shí)際邏輯資源消耗受實(shí)例化中其他邏輯資源消耗影響
NVMe AXI Stream/FULL FPGA IP Core 適用于高帶寬讀寫、高速數(shù)據(jù)存儲、高擴(kuò)展的場景，如數(shù)據(jù)中心及云計(jì)算存儲、邊緣計(jì)算、AI智能、企業(yè)存儲、高速模擬數(shù)字信號數(shù)據(jù)采集存儲 、航空航天數(shù)據(jù)采集存儲、汽車及自動駕數(shù)據(jù)采集存儲及仿真測試、汽車/醫(yī)療/工業(yè)測試設(shè)備、高速雷達(dá)/攝像頭數(shù)據(jù)采集存儲、以太網(wǎng) TCP/UDP 網(wǎng)絡(luò)數(shù)據(jù)包捕獲等領(lǐng)域。
加速以太網(wǎng)MAC-UDP_TCP_IP協(xié)議棧FPGA-IP-Core-核-庫-AXI.jpg "云存儲技術(shù)加速以太網(wǎng)MAC-UDP_TCP_IP協(xié)議棧FPGA-IP-Core-核-庫-AXI.jpg")
數(shù)據(jù)中心及云計(jì)算存儲
汽車自動駕駛數(shù)據(jù)采集存儲與仿真測試
自動化-FPGA-IP-Core-核-庫-AXI.jpg "工業(yè)自動化-FPGA-IP-Core-核-庫-AXI.jpg")
醫(yī)療、工業(yè)等測試設(shè)備
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AI、邊緣計(jì)算、機(jī)器學(xué)習(xí)
絡(luò)通信以太網(wǎng)MAC-UDP_TCP_IP協(xié)議棧FPGA-IP-Core-核-庫-AXI.jpg "網(wǎng)絡(luò)通信以太網(wǎng)MAC-UDP_TCP_IP協(xié)議棧FPGA-IP-Core-核-庫-AXI.jpg")
網(wǎng)絡(luò)通信及智能安防監(jiān)控
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航空航天、衛(wèi)星雷達(dá)
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